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先進封裝技術CoWoS分享紀要
  • 更新日期： 2024-08-16
  • 瀏覽次數： 1219
臺積電的CoWoS（Chip On Wafer On Substrate）技術是一種先進的半導體封裝技術，旨在提升集成電路的性能、減小封裝尺寸，并有效降低功耗。CoWoS技術通過在一個硅中介層（Interposer）上集成多個芯片（或芯片組），形成一個高性能的封裝解決方案。該技術主要應用于需要高帶寬和低延遲的高性能計算……
Semicon半導體工藝：干法刻蝕與濕法刻蝕的區別和特點
  • 更新日期： 2024-08-16
  • 瀏覽次數： 1336
半導體制造工藝中的刻蝕是利用物理和(/或)化學方法有選擇性地從晶圓表面去除不必要材料的過程。刻蝕工藝通常位于光刻工藝之后，利用刻蝕工藝對定義圖形的光阻層侵蝕少而對目標材料侵蝕大的特點，從而完成圖形轉移的工藝步驟。刻蝕工藝主要分為干法和濕法兩種。
3納米制程芯片為什么需要EUV光刻機和多重曝光技術？
  • 更新日期： 2024-08-16
  • 瀏覽次數： 1217
晶圓制造工藝是一個非常復雜的過程，特別是在3納米制程中，挑戰會更加顯著。讓我們一步步來理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術在實現圖案分辨率時所面臨的挑戰。
晶圓制造中的“鳥喙效應”（bird beak）
  • 更新日期： 2024-08-16
  • 瀏覽次數： 1005
集成電路采用LOCOS（Local Oxidation of Silicon）工藝時會出現“鳥喙效應”（bird beak），這是一種在氧化硅生長過程中，由于氧化物側向擴展引起的現象。
第三代半導體碳化硅襯底分類、技術指標、生長工藝、產業鏈、下游應用等解析
  • 更新日期： 2024-08-15
  • 瀏覽次數： 905
根據《中國戰略性新興產業：新材料(第三代半導體材料)》，與硅相比，碳化硅擁有更為優越的電氣特性:
晶圓背面二氧化硅邊緣腐蝕的原因
  • 更新日期： 2024-08-15
  • 瀏覽次數： 1275
在集成電路生產過程中，晶圓背面二氧化硅邊緣腐蝕現象是一個常見但復雜的問題。每個環節都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產中嚴格控制每個工藝參數，尤其是對邊緣區域的處理，以減少這種現象的發生。
華為海思半導體成功背后的男人和女人
  • 更新日期： 2024-08-14
  • 瀏覽次數： 1175
海思的名字從何而來？HiSilicon來自Huawei Silicon的縮寫。海既是Hi的諧音，又有深邃的意思，加上“思”與“silicon”發音近似，所以中文取名海思。
電子元器件的下一站是出海？
  • 更新日期： 2024-08-14
  • 瀏覽次數： 1182
歐美→日本、韓國和中國臺灣→中國大陸→東南亞等。最近5年，由于東南亞具備人口紅利、勞動力成本、巨大的需求等優勢，中低端的電子產業逐漸從中國大陸轉移到越南等東南亞國家。下面以越南為例。
晶圓代工巨頭臺積電創始人張忠謀
  • 更新日期： 2024-08-14
  • 瀏覽次數： 1332
張忠謀，臺灣晶圓制造之開創者也。祖籍浙江寧波，少時聰慧好學，天資卓絕。生于1931年，家道書香，父母敦教，讀書不輟。然抗戰時期，民生艱難，輾轉避亂，然其志不改，學業精進。
為什么硅片是圓形的，芯片是方形的？
  • 更新日期： 2024-08-13
  • 瀏覽次數： 1169
雖然硅片是圓形的，但是在其上制作芯片時，為了最大限度地利用空間，減少浪費，通常會在硅片上設計成多個方形或矩形的芯片布局。方形芯片在圓形硅片上排列得更加緊密。
深圳線下沙龍交流紀要：TSV、TGV、2.5D/3D、Hybrid Bonding等先進封裝技術要點
  • 更新日期： 2024-08-13
  • 瀏覽次數： 993
我們每次活動都有交流主題和專家級的業內人士參與，這次活動準備了TSV和TGV的PPT課件給到參會者、嘉賓也分享了各自的學習資料和經驗。歡迎各位朋友參加后續活動。
半導體設備有哪些卡脖子的核心零部件？
  • 更新日期： 2024-08-13
  • 瀏覽次數： 945
薄膜沉積是芯片制造的核心工藝環節。薄膜沉積技術是以各類適當化學反應源在外加能量（包括熱、光、等離子體等）的驅動下激活，將由此形成的原子、離子、活性反應基團等在襯底表面進行吸附，并在適當的位置發生化學反應或聚結，漸漸形成幾納米至幾微米不等厚度的金屬、介質、或半導體材料薄膜。芯片是微型結構體，其內部結構是3D立體式形態，襯……

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